摘  要：雷达数据处理系统是现代雷达的重要组成部分，实际应用中，一般采用微型计算机实现雷达数据处理功能。随着DSP芯片的快速发展，应用了DSP芯片的雷达数据处理系统极大地提高雷达数据的处理能力。文中给出了一种基于 DSP芯片TMS320F206的雷达数据处理系统，阐述了此数据处理系统的主要结构和设计思想。同时介绍了TMS320F206芯片的中断特性和片内 Flash RAM的使用方法。
    关键词：雷达数据处理；DSP；中断；Flash RAM；TMS320F206

　　在现代雷达系统中，雷达信息处理包括雷达信号处理和雷达数据处理。雷达数据处理是雷达信号处理的后处理过程，录取器输出点迹之后的各种处理均属于雷达数据处理的范畴。边扫描边跟踪雷达系统的数据处理功能通常包括：
    ●录取点迹预处理；
    ●初始航迹建立；
    ●航迹滤波，预测及终止航迹参数的实时输出；
　　●相关处理，包括点迹－点迹相关和点迹－航迹相关处理等。
　　目前，一般采用微型计算机实现以上功能，但是，要快速而准确的报告目标航迹的各种位置参数及运动要素，就要求计算机在建立航迹时能够对雷达数据进行大量的判断和运算处理并能够在极短的时间内完成，以提高雷达系统的快速反应能力，适应现代战争对雷达快速反应的要求。
　　随着集成电路技术的飞速发展，DSP芯片在性能上取得了突破性的进展，将DSP芯片用于雷达数据处理系统可极大地提高雷达数据的处理能力。本文介绍一种基于DSP芯片TMS320F206的雷达数据处理系统。
1 TMS320F206芯片的特点
　　数字信号处理（DSP）芯片是一种能够实时快速地实现各种数字信号处理算法控制的微处理器，可广泛地应用于通信、雷达、声纳、语音和图像处理等领域。目前生产DSP芯片的厂家主要有TI公司、AD公司、Motorola公司等。其中TI公司的TMS320系列DSP芯片占据了将近一半的份额，并从定点、浮点到并行等形成了一个比较完整的DSP产品系列。
TMS320F206是TI公司C2XX系列16位定点DSP芯片中的一种，它采用静态CMOS集成电路工艺制造，并使用哈佛结构以及多级流水线操作技术，因而应用非常灵活，速度很高。
　　TMS320F206内含可作为程序存储器的32k闪速存贮器（Flash RAM），由于Flash RAM具有比ROM灵活，比RAM便宜的优点，因而利用Flash RAM存储程序，既可减少体积又可降低成本，同时用户还可通过TMS320F206的JTAG测试口将可执行的程序代码直接烧录到芯片内部，然后通过该测试口对程序进行仿真和调试。由于这种JTAG结构的设计方便了用户的系统设计与程序调试，因此，TMS320F206得到广泛的应用。其主要特点如下：
　　●TMS320F206的单周期指令执行时间为50ns、35ns、25ns，其处理速度可达20MIPS、28．5MIPS或40MIPS；当 TMS320F206在5V工作时，每MIPS的消耗电流仅为1．9mA，同时它可工作在低功耗模式，可以使用高级语言（C语言）编写程序，其源代码与 C1X和C2X产品向上兼容；该DSP含有强大的指令集，其中包括单指令重复操作、单周期相乘／累加、存储器块移动等；另外，TMS320F206还具有变址寻址能力以及适合于基2－FFT的倒位序变址能力。
　　●可寻址的存储器空间有64k程序空间，64k数据空间、64k I／O空间、32k全局存储空间，共224k字。其中，片内双存取的RAM有544字，单存取RAM有4k字，片内Flash RAM有32k字。
　　●内含32位算术逻辑单元、32位累加器、16位并行乘法器以及用于间接寻址数据存储器的8个辅助寄存器，并有专用的算术单元和具有4级流水线操作和8级硬件中断堆栈，同时设有用户可屏蔽的中断引脚。
　　●含有丰富的片内外设，包括软件可编程定时器、振荡器与锁相环PLL（可进行时钟选择，有×1、×2、×4和除2模式）、用于程序／数据和I／O存储空间的软件可编程等待状态产生器、CLK寄存器、同步串行口、异步串行口以及用于仿真和测试的片内扫描逻辑电路（符合IEEE标准1149．1）等。
2  雷达数据处理系统的设计
　　本文所设计的边扫描边跟踪雷达数据处理系统以16位定点DSP芯片TMS320F206为处理和控制核心，同时使用了大容量静态存储器－IS61C1024（128k×8位）、先进先出FIFO－IDT7202（1k×9位）以及PLD－ispLSI1016E等器件，整个系统包括复位电路、存储器接口电路、FIFO接口电路以及译码控制电路等。雷达数据处理程序代码通过JTAG仿真测试口烧录到TMS320F206的片内Flash RAM中。当系统上电复位后，片内程序可以无等待的高速运行。图1所示是该雷达数据处理系统的结构框图。
　　系统工作时，雷达自动检测系统检测出的目标信号参数（包括目标起始方位、距离和终止方位、距离［13位］以及起始、终止标志［1位］，共14位），以时间的顺序存入由两片FIFO－IDT7202组成的点迹数据存储电路。该系统可将整个雷达天线的扫描周期均匀地划分成若干个扇区来进行处理，当正北及扇区的中断信号到来后，电路将分别中断DSP芯片的INT2和INT3。TMS320F206响应中断后，系统将以I／O口的“读”方式从FIFO提取点迹数据并进行点迹预处理（包括起始、终止数据的配对，点迹合并等），同时进行航迹的滤波、相关、预测等数据处理过程。而处理后的航迹数据则以I／O口“写” 的方式存入由FIFO组成的航迹参数存储电路，以供显示控制系统使用。

　　考虑到在目标较多的情况下应不丢失录取的目标数据，设计时将FIFO的半满标志信号接到了 TMS320F206的INT1引脚以作为中断信号。当FIFO中存入一半容量的目标数据时，DSP芯片响应中断并将提取的目标数据存入约定的数据存储空间，从而保证在目标较多的情况下不丢失点迹数据。 　　TMS320F206各有64k的程序与数据存储空间，可分别用PS和DS两个信号来选择不同的地址空间。按照一般的设计方法，如果使用 8位宽度的RAM则至少需要4片。为了节省设计成本，可以采用程序和数据共用存储器的方法减少RAM芯片的数据以简化设计。图2所示是其存储器接口电路。 　　本设计采用两片IS61C1024大容量RAM构成DSP芯片的程序与数据存储器空间，其中数据存储地址占用低64k地址，程序存储地址占用高64k地址。当DSP访问数据空间时，PDS为低电平；而当DSP要访问程序空间时，PDS为高电平。IS61C1024芯片的最快存取时间为 15ns，当TMS320F206工作在20MHz时，对它的访问不需要插入等待状态，如果使用存取速度较慢的RAM，那么在访问时应加入等待状态，等待状态数据可用软件在等待状态产生控制寄存器（WSGR）中设置。IS61C1024的控制信号是通过高速PLD器件ispLSI1016E实现的，其中主要控制信号的逻辑关系为：

　　雷达数据处理软件可用C语言与汇编语言混合编写。运算量大的程序可采用汇编语言编写，以保证运算速度；而运算量小的程序则可用C语言编写。两种语言混合编程既能保证程序代码的次序又能增加程序的可读性和可移植性，同时程序修改也很方便。进行混合编程时，必须遵循C编译器所定义的函数调用规则和寄存器的使用规则，以保证所编写的汇编模块不破坏C环境。
　　TMS320F206系统的硬件与软件调试可使用先进的扫描仿真器（XDS5100）来实现，并通过DSP芯片提供的JTAG仿真测试口来完成仿真功能，用户程序可在系统的片内或片外存储器实时运行，而不需要加入额外的等待状态，利用仿真器调试程序可以实时的观察运行结果，以便及时改正程序中的错误，缩短开发时间。
3  中断和片内Flash RAM的使用
　　中断和片内Flash RAM是TMS320F206芯片应用系统中经常使用的，本文设计的雷达数据处理系统也涉及到这两个方面。下面介绍一下二者的使用方法。
3．1  中断的设计
   个中断为用户可屏蔽的中断。
    复位中断（）是级别最高的中断，用以完成程序的复位。在复位电路中，应使为低电平的时间足够长，以便DSP能准确地复位，从而保证程序的正常运行；同时还要保证有良好的抗干扰性，以防止由于电磁干扰使变为低电平而发生意外复位。另外采用具有监视（Watchdog）功能的自动复位电路可以有效的防止DSP死机。
    是不可屏蔽的硬件中断，如果在设计中没用到该中断，应将其对应的引脚通过电阻上拉至高电平，注意该脚不能悬空。
　　可屏蔽硬件中断的使用与三个寄存器密切相关，即中断标志寄存器（IFR）、中断屏蔽寄存器
（IMR）和中断控制寄存器（ICR）。
　　16位中断标志寄存器（IFR）位于数据存储空间，地址是0006h。它包含所有可屏蔽中断的标志。当可屏蔽中断请求到达CPU时，IFR中相应的标志置为1，这表明该中断挂起，正等待响应。通过读IFR可以识别挂起的中断，而通过写IFR则可以清除已挂起的中断。为清除中断请求，可向IFR中相应的位写1或者将IFR当前的内容写回IFR，这两种方法均可清除挂起的中断。硬件中断的响应也会清除IFR中所对应的位。但是由INTR指令引起的中断响应不会自动清除IFR所对应的位，因此需要在中断程序结束后，将IFR所对应的位清除，以确保后续中断的正常运行。
　　16位中断屏蔽寄存器（IMR）在数据存储空间的地址是0004h。可用于屏蔽内部和外部的可屏蔽中断。因和是不可屏蔽中断，所以它们不包括在IMR中。通过读IMR可以识别被屏蔽和设置被屏蔽的中断，而通过写IMR则可以屏蔽或不屏蔽中断。若不屏蔽某中断，可将其对应的IMR位写1；屏蔽某中断则可将其对应的IMR的位写0。
    16位的中断控制寄存器（ICR）位于I／O空间，地址是OFFECH。它含有中断和单独的标位屏蔽位。能控制控HOLD/的引脚功能，并单独控制和中断，和中断虽然有两个不同的外部引脚，但是它们共用IFR中的同一标志位、IMR中的同一屏蔽位以及程序存储器中的同一中断向量单元，同时执行同一个中断服务程序。为了区分和中断，IFR中的/置1时，说明有一个或两个中断挂起，可以通过测试ICR中的FINT2和FINT3来确定是中断还是中断，然后分配到适当的子程序中。在DSP响应对应的中断后，FINT2和FINT3不会被自动清除，需要在中断服务程序中加以清除。  
3．2  片内Flash RAM的使用
　　TMS320F206有32k的片内Flash RAM，分为F0和F1两个块。它们各占16k程序存储空间。在使用片内Flash RAM时，TMS320F206必须工作在微计算机方式，即MP／MC引脚必须置为低电平。
　　将可执行程序代码烧录进片内Flash RAM可通过JTAG仿真测试口来完成。烧录时TMS320F206的处理速度必须为20MIPS，即CLKOUT1时钟频率应为20MHz时，可采用频率不大于20MHz的外部时钟源，然后根据程序运行和程序烧录所需时钟的不同通过跳线来确定DIV1和DIV2引脚的高低电平，以分别满足程序运行和程序烧录不同的时钟需要。
　　通过JTAG仿真测试口向Flash RAM烧录代码需要经过清零、擦除和编程三个步骤。这三个步骤在烧录程序时，必须按顺序进行，否则在程序烧录过程中将出现错误，从而使程序烧录失败。