摘  要：在简要介绍了相关技术的基础上，提出了一种用FPGA实现V和X系列接口到E1信道转换的设计方案。同时根据设计要求，给出了采用ALTERA公司的FPGA芯片EPF10K10TC144设计的典型应用电路。
    关键字：V和X系列接口；E1信道；FPGA；EPF10K10TC144  

　　随着网络时代的到来，各种数据终端设备都将与通信网络互连互通，但是不同的数据设备具有不同的接口，要连接到通信网络，必须增加转换设备。目前主要采用FPGA实现各种不同接口和不同速率的转换。使用FPGA在很大程度上提高了设计的灵活性，降低了开发成本，本文主要介绍了用FPGA实现V和X系列接口到E1信道转换的设计方法。

1相关技术
1 ．1 E1信道
　　在E1信道中，一般每8bit组成一个时隙（TS），32个时隙组成一个帧（F），16个帧组成一个复帧（MF）。在一个帧中，TS0主要用于传送帧定位信号（FAS）、CRC－4（循环冗余校验）和对端告警指示，TS16主要传送随路信令（CAS）、复帧定位信号和复帧对端告警指示， TS1～TS15和TS17～TS31共30个时隙则用来传送话音或数据等信息。如果采用公共信道信令（CCS）模式，TS16就失去了传送信令等信号的用途，TS1～TS31共31个时隙可传送话音或数据等信息。如果采用无帧模式，E1信道将不成帧，而作为一个透明的话音或数据等信息传输通道。一个E1 信道可传送N个64kbps的话音或数据等信息通道。在随路信令（CAS）模式，N为1～30；在公共信道信令（CCS）模式，N为1～31，而在无帧模式时，N为32。  
1．2 V和X系列接口
　　在通信网络中，常用的同步接口有V．35、V．36、RS499、RS530等，常用的异步接口有RS232、RS422、RS485等。其终端设备提供的接口为DTE，网络传输设备提供的接口为DCE。在正常情况下，同步接口 DCE为DTE提供时钟，做DTE设备应与DCE设备同步。在有些情况下DCE设备也可与DTE设备同步，以DTE设备发送时钟作为基准时钟。  
1．3高速同步数据复用
　　在通信网络中，常用的高速同步数据有64kbps、128kbps、192kbps、256kbps、384kbps、512kbps、 768kbps、1024kbps、1920kbps等。例如一路电视会议传输的速率有384k、512k或768k等，一个路由器传输的速率有64k、 128k、512k等。一路N×64kbps的高速数据可以使其占用E1信道中的N个时隙复用到E1线路上去。在随路信令（CAS）模式，复用到E1线路上的高速数据速率最高为1920kbps，在公共信道信令（CCS）模式，复用到E1线路上的高速数据速率最高为1984kbps，当复用到E1线路上的高速数据速率为2048kbps时，应采用无帧模式。通常传送384kbps需占用6个时隙，传送256kbps需占4个时隙，也就是说，用一个时隙可传送64kbps数据。  
1．4低速异步数据复用
　　在通信网络中，常用的低速异步数据有9．6kbps和19．2kbps等。异步数据的发送包含有起始位、数据位、停止位和校验位，从异步数据中提取有效数据位复用到E1信道时，虽然效率比较高，但具体电路实现起来比较困难。最简单的方法是取样法，即将起止式异步数据复用到更高速率的同步信道上去，并将它们变换为与复用信道同步的等时信号。设计时可以用E1信道中的一个时隙来传送一路19．2kbps的异步数据。用一个64kHz的时钟信号对 19．2kbps的异步数据进行数据采样时，采样后的数据为64kbps，此时便可将该数据复用到E1信道中的一个时隙进行传送。
2 EPF10K10TC144的主要特点
    V和X系列接口到E1信道转换集成电路是ALTERA公司生产的FPGA芯片，利用这种型号为EPF10K10TC144的器件可以完成ST－BUS接口与多种数字接口间的数据转换。ST－BUS可按时隙通道进行选择，并可分割使用，每个通道的速率为64kbps。其数字接口速率可根据用户要求设置为N× 64kbps（N＝1～32），并可与多种标准数字接口（如X．21、V．35、RS499、RS530、RS232，RS485等）进行连接。 EPF10K10TC144的主要特点如下：
    ●支持多种数字接口到E1接口的转换；
    ●支持DCE、DTE两种接口模式；
    ●接口速率为N×64k（N＝1～32）；  
    ●接口速率、模式支持硬件和软件设置；
  　 ●E1信道符合ST－BUS标准。
3内部功能描述
    EPF10K10TC144的内部结构框图如图1所示。
3．1 PCM／DATE接口
　　EPF10K10TC144在PCM／Data接口侧采用了两条HW总线HW0和HW1，它们增符合ST－BUS．HW0规范，分别是本芯片的数据发送和接收总线，通过HW1总线可使HW0中未使用时隙通道继续向下延伸。图2所示为HW的时隙通道电路图，其中DR、DX为收发数据流，TSX为芯片的时隙使能信号，SELHZ、SELHW为控制信号，可通过PCR寄存器进行设置。EPLC为PCM接口侧同步时钟输入，它可由PCR寄存器的 SELCLK进行控制，时钟可选择2．048MHz或8kHz。表1和表2分别列出了HW和EPLC的设置方法。  

3．2数字接口
　　EPF10K10TC144中的数字接口是一种同步接口，也可兼容异步接口，并可通过设置选择DCE或DTE模式。在同步接口模式，RXD、 RXC、TXD、TXC、SCTE均为有效信号；而在异步接口模式时，只有RXD和TXD为有效信号。数字接口模式可由PCR寄存器的SBIDIR和 MCR寄存器的DCE／DTE、MODE进行控制。当SBIDIR为零时，选择RXD、TXD、TXC、RXC、SCTE为双向端口；当SBIDIR为1 时，选择TXD、TXC为输出端口，RXC为双向端口，RXD、SCTE和1为输入端口。表3和表4分别给出了SBIDIR为0和为1时的具体选择模式。  
3．3 FIFO分配
　　FIFO分配需解决的关键问题是确定数据发送和接收处理时缓冲区的大小，缓冲区过小会造成选择部分速率时出现误码过大；而缓冲区过大，则会造成芯片内部资源的浪费。
　　PCM帧结构的特点是：每一帧占125μs，分为32个时隙，每一时隙为3．9μs，每一时隙包括8位码，每一帧共有8×32＝256位码（即 256bit）。高速同步数据速率通常为N×64k（N＝1～32），在一个125μs的周期内所发送的比特数为N×8。如果PCM的部分时隙数据要转换为高速同步数据，那么，N个时隙数据转换后的高速同步数据速率为N×64k（N＝1～32）。同样，N×64k（N＝1～32）的高速同步数据插入到 PCM也需要占用N个时隙。
    由于PCM数据的发送速率比高速同步数据快， 所以在数据转换过程中必须经过缓冲区暂存。
EPF10K10TC144采用FIFO（先进先出）作为缓冲。

4典型电路
    图3给出了采用EPF10K10TC144来完成V和X系列接口到E1信息的数据转换的具体接口应用电路。通过该应用电路可提高系统的使用灵活性，并可降低成本。